Projekti


Opisi projekata
Raspored projekata po studentima
Raspored testiranja projekata, 1. termin

Obaveštenje o projektima 2022/23.
Objavljen je spisak svih projekata i njihovi opisi. Prilikom izrade projekta i pisanja koda potrebno je rukovoditi se smernicama datim na sledećem linku: .

Ceo projekat spakovati u .qar arhivu. Fajlovi koje je potrebno dostaviti su:

- qar arhivu projekta

- Sve simulacione fajlove

- Sliku blok šeme realizovanog sistema nacrtanu u nekom od alata za crtanje (Visio, XCircuit, Gimp, Corel, ...)

- Dokument (.doc ili .pdf) sa prikazanim vremenskim dijagramima Behavioral (RTL) simulacija koje jasno pokazuju da projekat radi. U simulacijama treba da se vide svi relevantni prelazi između stanja, vrednosti ključnih pomoćnih signala. Na slikama naznačiti karakteristične događaje.

Sve navedene fajlove spakovati u arhivu pod nazivom upv_f1_GG.zip/.rar/.7z, gde je GG broj grupe (npr. G04) i poslati na oe4upv@el.etf.rs. Naslov mejla treba da bude 13E044UPV - Prva faza GG, gde je GG broj grupe. Vrlo je važno da mejl bude naslovljen kako je napisano, u suprotnom će biti isfiltriran.

Projekti se rade u grupama prema spisku. Prepisivanje svake vrste će biti sankcionisano oduzimanjem svih poena na projektu.

Rok za slanje prve faze projekta je sreda, 21.12.2021. u 23:59. Kašnjenje povlači oduzimanje 10% poena po započetom danu kašnjenja. Dodatno, studenti koji budu kasnili sa predajom neće moći da testiraju projekat u prvim terminima.

Druga faza projekta je testiranje na FPGA razvojnoj platformi, u laboratoriji. Studenti treba da pripreme sve fajlove i to nakon izvršene implementacije. TCL skripte ne treba pisati u terminu testiranja. Nakon što projekat proradi, studenti dobijaju modifikaciju koju treba da urade u terminu testiranja, pojedinačno, svaki član grupe. Modifikacija predstavlja odbranu projekta.

Treća faza projekta je izveštaj i on se šalje mejlove oe4upv@el.etf.rs i jelena@etf.rs. O roku za slanje izveštaja biće objavljeno naknadno obaveštenje.

Korisni dokumenti, kodovi i linkovi

  • Uputstvo za korišćenje ploče DE1-SoC
  • Šema ploče DE1-SoC
  • Datasheet za AD konvertor
  • Datasheet za DA konvertor
  • Datasheet pločice za DA konvertor
  • Uputstvo za miša
  • Kontroler PS2 tastature
  • Wrapper za miša
  • Opis pločice 8x8 B click
  • Opis pločice Accel click
  • Opis pločice Color click
  • Opis pločice 4x4 Keypad Board
  • Generička .tcl skripta za povezivanje FPGA pinova sa projektovanim dizajnom
  • Test bench fajl koji upisuje signale VGA kontrolera u format za VGA simulator (za primer sa vežbi, prvi frejm se ne iscrtava zbog nedostatka hsync intervala na početku, ModelSim treba pokrenuti iz Quartus-a kako bi se učitali fajlovi za PLL)
  • Ideja za konverziju broja iz binarnog u BCD format